Lộ diện chi tiết công nghệ về quy trình sản xuất chip 2nm

TSMC đã chia sẻ thông tin chi tiết về quy trình sản xuất N2, dựa trên công nghệ 2nm tiên tiến.

18/12/2024 15:48

Tại hội nghị IEEE International Electron Device Meeting (IEDM) diễn ra gần đây, TSMC đã chia sẻ thông tin chi tiết về quy trình sản xuất N2, dựa trên công nghệ 2nm tiên tiến.

Quy trình này được kỳ vọng mang lại nhiều cải tiến vượt bậc, bao gồm giảm tiêu thụ năng lượng từ 24% đến 35%, tăng hiệu suất lên 15% ở cùng mức điện áp và mật độ transistor tăng 1.15 lần so với quy trình 3nm hiện tại.

Công nghệ Gate-All-Aroud nanosheet hoàn toàn mới trên quy trình 2nm của TSMC. Ảnh: Tech Crunch

Thành tựu này chủ yếu đạt được nhờ công nghệ transistor Gate-All-Around (GAA) nanosheet hoàn toàn mới, kết hợp với khả năng đồng tối ưu hóa công nghệ thiết kế N2 NanoFlex và một số cải tiến khác được trình bày chi tiết tại IEDM.

Công nghệ Gate-All-Around nanosheet transistor được xem là cột mốc quan trọng trong lĩnh vực công nghiệp bán dẫn. Công nghệ này cho phép các nhà thiết kế điều chỉnh độ rộng kênh (channel width) của transistor để cân bằng giữa hiệu suất và hiệu quả năng lượng, giúp linh hoạt hơn trong việc tối ưu hóa các thiết kế vi mạch.

Quy trình N2 của TSMC còn tích hợp công nghệ N2 NanoFlex DTCO, một bước tiến quan trọng trong thiết kế bán dẫn. Với N2 NanoFlex, các nhà thiết kế có thể tạo ra các cell ngắn nhằm tiết kiệm diện tích và tăng hiệu quả năng lượng, hoặc tạo ra các cell cao để có hiệu năng tối đa.

Đặc biệt, công nghệ này hỗ trợ tới sáu mức điện áp ngưỡng (6-Vt), trong đó mỗi mức được điều chỉnh trong phạm vi 200mV. Điều này được thực hiện thông qua công nghệ tích hợp dựa trên dipole thế hệ thứ ba, với sự kết hợp giữa dipole loại n và loại p.

Một lần nữa, TSMC cho thấy họ chưa có đối thủ trong việc gia công chip silicon. Ảnh: Tech Crunch

Những cải tiến trong quy trình N2 không chỉ giúp tăng dòng điện điều khiển của transistor mà còn cải thiện hiệu suất hoạt động của thiết bị nhờ vào các phương pháp tinh chỉnh độ dày nanosheet, các liên kết, kích hoạt dopant (dopant activation), và kỹ thuật tạo ứng suất. Ngoài ra, việc giảm điện dung hiệu dụng (Ceff) đã góp phần làm cho N2 trở thành quy trình hiệu quả năng lượng hàng đầu hiện nay.

Một trong những thành tựu đáng chú ý nhất của quy trình N2 là việc cải thiện mật độ và hiệu suất của SRAM. Mật độ SRAM trong N2 đạt mức kỷ lục 38Mb/mm², cùng với mức tiêu thụ năng lượng giảm đáng kể.

TSMC dự kiến sẽ bắt đầu sản xuất quy trình công nghệ N2 vào nửa cuối năm 2025. Với những cải tiến vượt bậc trong công nghệ chế tạo transistor và tối ưu hóa thiết kế, quy trình N2 được kỳ vọng sẽ đặt ra tiêu chuẩn mới trong ngành bán dẫn và mang lại những đột phá quan trọng trong các lĩnh vực AI, HPC, và cả lĩnh vực di động.